AI 晶片擴展依賴先進製程、先進封裝與光互連共同突破

主張

AI accelerator scaling 不再只由先進製程決定，而是同時依賴：

• 運算層：先進邏輯製程與 GPU / XPU 架構。
• 3D 異質整合層：CoWoS / SoIC / HBM / TSV / thermal management。
• 光學傳輸層：矽光子 / CPO / optical networking。

支持論點（來源主張）

• AI 模型訓練與推論需要更多運算單元，但 memory bandwidth 與資料傳輸也同步成為瓶頸。
• 2.5D/3D packaging 可把 compute die 與 HBM 拉近，降低延遲並提高頻寬。
• CPO / silicon photonics 可能在大型叢集內降低每 bit 傳輸功耗。

反方與限制

• 來源未附台積電原始簡報或技術文件。
• CPO / silicon photonics 的成熟度與經濟性仍需實際部署驗證。
• 先進封裝可能成為供應瓶頸，也可能因供給擴張過快導致週期反轉。

張曉強來源補強

新來源為此主張提供更清楚的動機：AI accelerator 若擴展到數百萬顆互聯規模，單靠 compute layer 不足以支撐；memory wall 需要 3D integration，interconnect wall 需要 photonics / COUPE。仍因未附原始來源維持 needs-review。

COUPE 作為光互連證據點

新來源將光互連突破具體連到 COUPE：compute scaling 與 CoWoS/HBM integration 之外，EIC/PIC 3D integration、MRM 與 CPO 可能成為 AI 晶片擴展到數十萬 / 數百萬 accelerator 時的必要技術。此仍屬待核驗來源主張。

CoWoS + COUPE 互補證據點

新來源把共同突破主張具體化為 CoWoS + COUPE：CoWoS 先解決 AI accelerator 內部 memory wall，COUPE 再解決 AI cluster 外部 interconnect wall。若只有 CoWoS 而沒有 optical I/O，百萬卡級互聯仍可能受 copper bottleneck 限制；若只有 COUPE 而沒有 CoWoS/HBM，單封裝算力與記憶體頻寬仍不足。

三層相乘而非互斥

新來源強化共同突破主張：Compute layer 仍提供基礎算力，CoWoS/HBM 放大單封裝性能，COUPE/CPO 放大 data center cluster scaling。任何一層單獨突破都不足以支撐萬卡到百萬卡級 AI demand。

財務排序補充

新來源強化共同突破主張，但補充財務排序：共同突破是技術必要條件，不代表三層當前利潤貢獻相同。

成長曲線補充

新來源補充三層共同突破的成長曲線：先進製程仍高速擴張，CoWoS 可能更快擴產，COUPE/CPO 則尚缺台積電 specific CAGR。