CoWoS 與 COUPE 技術比較及互補關係
摘要
這份使用者提供的研究筆記比較 CoWoS 與 COUPE，把兩者放在 Taiwan Semiconductor Manufacturing Company 的 3DFabric™ / AI hardware platform 中理解：
- CoWoS：來源主張全稱 Chip on Wafer on Substrate，是 2.5D advanced packaging，用於把 accelerator die、HBM 與其他 chiplet 透過 interposer / RDL 高密度連接，主要解決封裝內的 memory bandwidth、運算密度與內部互連問題。
- COUPE：來源主張全稱 Compact Universal Photonic Engine，是 矽光子 / CPO photonic engine，用於 EIC/PIC 光電整合，主要解決資料中心 / AI cluster 層級的功耗、延遲與頻寬瓶頸。
來源將兩者定義為互補而非競爭：CoWoS 解決 AI 晶片封裝內部的電性整合，COUPE 解決封裝外部 / 系統間的 optical interconnect；進一步的方向是「COUPE on CoWoS」。
來源可信度註記
本筆記未附台積電技術文件、新聞稿、簡報或 URL；因此以下精確敘述均視為「來源主張 / 待核驗」：
- 3DFabric™ 平台內部範圍與 CoWoS / SoIC / COUPE 的官方關係。
- CoWoS-S / CoWoS-R / CoWoS-L 版本敘述、5.5 倍光罩量產與 14 倍以上 roadmap。
- CoWoS 大尺寸版本 98% 良率。
- NVIDIA Blackwell 採用與資料中心 GPU / 網路交換器應用口徑。
- COUPE SoIC-X、200Gbps MRM、0.1 pJ/bit 以下、40% 功耗降低、170% 速度提升、10 倍功耗效率與 95% 延遲改善。
- COUPE on CoWoS 是否為台積電正式方案名稱或研究筆記整理用語。
- NVIDIA / Broadcom 下一代 CPO 交換器採用或合作。
消化後的 Wiki 更新
- 新增 3DFabric。
- 新增 CoWoS與COUPE技術比較。
- 新增問題頁 CoWoS與COUPE有何差異與互補關係。
- 更新 CoWoS、COUPE、SoIC、矽光子、Co-packaged Optics、先進封裝、AI三層蛋糕、AI晶片三層技術堆疊、Taiwan Semiconductor Manufacturing Company、NVIDIA、Broadcom、CPO與矽光子商業化催化因素、先進封裝與光互連瓶頸限制AI晶片擴展風險。
主要張力
- CoWoS 是當前主流與產能瓶頸，COUPE 是來源主張中的下一代光互連成長引擎；兩者商業成熟度不同，不能混同。
- 「COUPE on CoWoS」若成立，會讓台積電在 AI hardware stack 的價值從 packaging 延伸到 optical I/O；但官方產品化、良率、成本與客戶採用仍待核驗。
- 來源把 CoWoS/COUPE 都放在 3DFabric™，但需確認 COUPE 是否正式屬於 3DFabric，或只是與其互補的矽光子平台。
待追問 / 待核驗
- 台積電 3DFabric™ 官方技術文件如何定義 CoWoS、SoIC 與是否包含 COUPE。
- CoWoS-S/R/L 版本、5.5 倍光罩與 14 倍以上 roadmap 的來源。
- CoWoS 大尺寸良率 98% 是否有官方口徑。
- COUPE on CoWoS 是否為台積電正式術語。
- COUPE 的 0.1 pJ/bit、40% 功耗降低、170% 速度提升、10x efficiency、95% latency reduction 的 baseline。
- NVIDIA Blackwell、NVIDIA / Broadcom CPO switch 與 COUPE 的正式採用證據。
來源
- 原文保存於
raw/Clippings/2026-05-18-CoWoS與COUPE技術比較及互補關係.md。